管路閂鎖器控制電路與使用該管路閂鎖器控制電路的半導體積體電路

专利摘要:
本發明提供一種管路閂鎖器控制電路與使用該管路閂鎖器控制電路的半導體積體電路。該管路閂鎖器控制電路包括一讀取命令控制單元，其回應一控制信號以接收一第一信號及產生一讀取信號。在該管路閂鎖器控制電路中，該讀取命令控制單元回應該控制信號以選擇該第一信號，或根據一內部時脈以選擇藉由延遲該第一信號所取得的一第二信號，及產生所選擇的第一信號或第二信號以作為該讀取信號。
公开号:TW201322259A
申请号:TW101103915
申请日:2012-02-07
公开日:2013-06-01
发明作者:Chun-Seok Jeong
申请人:Hynix Semiconductor Inc；
IPC主号:G11C7-00

专利说明:
管路閂鎖器控制電路與使用該管路閂鎖器控制電路的半導體積體電路
本發明關於一種半導體積體電路，更具體而言係指一種半導體積體電路的管路閂鎖器控制電路。
一般而言，一同步記憶體具有一管路閂鎖器，藉以輸入/輸出連續資料。該管路閂鎖器為一種電路，其係儲存由記憶胞所提供的資料，然後與一時脈同步依序輸出所儲存的資料。
如果該管路閂鎖器的數量增加，通常加長輸出資料所需要的一等待時間，因此該資料可穩定輸出。但是，由該等管路閂鎖器佔用的面積加大，且在輸出該資料時所需要的等待時間增加。因此，不適合以高速操作該記憶體。相反地，如果該等管路閂鎖器的數量減少，即縮短輸出資料時所需要的等待時間，但無法確保在輸出該資料時所需要的一時序餘裕。因此，無法保證該記憶體之作業的可靠性。
第1圖為由習知的管路閂鎖器所輸出的資料之時序圖。如第1圖所示，在一段預定時間tA之後，資料藉由一第一讀取命令RD1儲存在一第一管路閂鎖器PIPE0中。該預定時間tA為當資料在一半導體記憶胞中被偵測，然後被儲存在一管路閂鎖器的時間。
因為儲存在該第一管路閂鎖器PIPE0中的資料並未輸出，所以在從施加一第二讀取命令RD2所經過的預定時間tA之後，藉由該第二讀取命令RD2使資料儲存在一第二管路閂鎖器PIPE1。因為儲存在該第一管路閂鎖器PIPE0與該第二管路閂鎖器PIPE1中的資料並未輸出，所以在從施加一第三讀取命令RD3所經過的預定時間tA之後，藉由該第三讀取命令RD3使資料儲存在一第三管路閂鎖器PIPE2。儲存在該第一管路閂鎖器PIPE0中的資料DQ是在一第一CAS等待時間CL1之後輸出。
在此，一CAS等待時間使用一外部時脈信號的一週期作為一單位時間，且具有來自輸出資料時所施加一讀取命令的時間之時間資訊。
儲存在該第一管路閂鎖器PIPE0中的資料之輸出是在該第一CAS等待時間CL1之後開始，且該資料之輸出直到施加一第四讀取命令RD4所經過的預定時間tA之後才會完成。因此，無法確保該記憶體作業的可靠性。
在本發明之一具體實施例中，一管路閂鎖器控制電路包括一讀取命令控制單元，其配置成回應一控制信號以接收一第一信號及產生一讀取信號。在該管路閂鎖器控制電路中，該讀取命令控制單元回應該控制信號以選擇該第一信號，或根據一內部時脈以選擇藉由延遲該第一信號所取得的一第二信號，及產生所選擇的第一信號或第二信號以作為該讀取信號。
在本發明之另一具體實施例中，一半導體積體電路包括：一讀取命令控制單元，其配置成回應一控制信號以接收一第一信號及產生一讀取信號；一管路控制信號產生單元，其配置成回應該讀取信號以產生一管路輸入信號；一管路輸入控制單元，其配置成回應該管路輸入信號以產生一管路控制信號；一管路閂鎖單元，其配置成回應該管路控制信號以儲存資料；及一資料輸出單元，其配置成回應一輸出時脈以輸出該資料。在該半導體積體電路中，該讀取命令控制單元回應該控制信號以選擇該第一信號，或根據一內部時脈以選擇藉由延遲該第一信號所取得的一第二信號，及產生所選擇的第一信號或第二信號以作為該讀取信號。
以下將透過示例性具體實施例參考附屬圖式說明根據本發明一具體實施例的一種管路閂鎖器控制電路與一種使用該管路閂鎖器控制電路的半導體積體電路。
第2圖例示根據一具體實施例的一種管路閂鎖器控制電路與一種使用該管路閂鎖器控制電路的半導體積體電路。
請參考第2圖，該管路閂鎖器控制電路與使用該管路閂鎖器控制電路的半導體積體電路包括一讀取命令控制單元100、一管路控制信號產生單元200、一管路輸入控制單元300、一管路閂鎖單元400與一資料輸出單元500。
讀取命令控制單元100回應一內部時脈CLK、一控制信號ctrl與一第一信號Read_com以產生一讀取信號Read。
施加至該讀取命令控制單元100的控制信號ctrl為由一模式暫存器設定(MRS,Mode register set)或測試模式信號所啟動的一信號。
請參考第3圖，該第一信號Read_com與一時脈ex_clk同步，並以該時脈ex_clk的每四個週期(4*tCK)產生一讀取命令RD。
在此具體實施例中，其例示該第一信號Read_com於每四個週期(4*tCK)處產生該讀取命令RD。同時，其例示該讀取信號Read的脈衝寬度為一週期(1*tCK)。
該讀取命令控制單元100選擇該第一信號Read_com作為該讀取信號Read。另一方面，該讀取命令控制單元100回應該內部時脈CLK可選擇藉由延遲該第一信號Read_com所取得的一信號作為該讀取信號Read。
在此例中，該讀取命令控制單元100回應該控制信號ctrl以輸出該讀取信號Read。
第3圖為根據一具體實施例的讀取信號與管路控制信號的時序圖。
請參考第3圖，該管路控制信號產生單元200回應該讀取信號Read以產生一管路輸入信號PINB。在此具體實施例中，其例示該管路輸入信號PINB為該讀取信號Read的一反相信號。
該管路輸入控制單元300回應該管路輸入信號PINB以產生管路控制信號PINB<0:2>。
該等複數個管路控制信號PINB<0:2>回應該管路輸入信號PINB以代表於每一預定時脈依序啟動的信號。
當該管路輸入信號PINB輸入至該管路輸入控制單元300時，該管路輸入控制單元300根據該輸入信號的一邏輯位準轉換，於每一預定時脈處產生該等管路控制信號PINB<0:2>。
該管路閂鎖單元400回應該等管路控制信號PINB<0:2>以依序儲存輸入資料DATA_int。
該管路閂鎖單元400包括第一管路閂鎖器至第三管路閂鎖器。該第一管路閂鎖器回應一第一管路控制信號PINB<0>以儲存輸入資料DATA_int。該第二管路閂鎖器回應一第二管路控制信號PINB<1>以儲存輸入資料DATA_int。該第三管路閂鎖器回應一第三管路控制信號PINB<2>以儲存輸入資料DATA_int。
該資料輸出單元500回應一輸出時脈CLK_do以輸出儲存在該管路閂鎖單元400的第一管路閂鎖器至第三管路閂鎖器中的輸入資料DATA_int，而成為資料DQ。
第4圖例示根據一具體實施例的讀取命令控制單元100。
請參考第4圖，該讀取命令控制單元100包括一移位器110與一選擇單元120。
該讀取命令控制單元100回應該內部時脈CLK、該控制信號ctrl與該第一信號Read_com以產生該讀取信號Read。
該移位器110回應該內部時脈CLK藉由延遲該第一信號Read_com以產生一第二信號Read_dl。
該移位器110可配置成一正反器，且回應該內部時脈CLK藉由延遲該第一信號Read_com以產生一第二信號Read_dl。該選擇單元120回應該控制信號ctrl以選擇該第一信號Read_com或第二信號Read_dl作為該讀取信號Read。
更具體而言，該控制信號ctrl根據該等管路閂鎖器的數量決定該第二信號Read_dl的延遲量。該控制信號ctrl選擇該第一信號Read_com或該第二信號Read_dl以作為該讀取信號Read。
第5圖例示讀取命令控制單元100的另一具體實施例。
請參考第5圖，該讀取命令控制單元100包括一移位器111與一選擇單元120。
該讀取命令控制單元100回應該控制信號ctrl與該第一信號Read_com以產生該管路輸入信號PINB。
該移位器111藉由延遲該第一信號Read_com以產生一第二信號Read_dl。
該移位器111可配置成一延遲元件，並藉由延遲該第一信號Read_com以產生該第二信號Read_dl。
該選擇單元120回應該控制信號ctrl以產生該第一信號Read_com或該第二信號Read_dl來作為該讀取信號Read。
該控制信號ctrl決定該第二信號Read_dl的延遲量，並選擇該第一信號Read_com或該第二信號Read_dl以作為該讀取信號Read。
第6圖為根據一具體實施例的讀取信號Read之時序圖。
將說明當讀取命令控制單元100選擇該第一信號Read_com或該第二信號Read_dl以作為該讀取信號Read時的時序圖。當讀取命令控制單元100選擇該第二信號Read_dl作為該讀取信號Read時，該第二信號Read_dl係以藉由延遲該第一信號Read_com一個時脈所取得的一信號來輸出。在一具體實施例中，其例示該第二信號Read_dl的讀取命令RD相較於該第一信號Read_com的讀取命令RD為延遲一個時脈。在另一具體實施例中，其例示該第二信號Read_dl相較於該第一信號Read_com為延遲一或多個時脈。
第7圖為根據一具體實施例之半導體積體電路的管路控制信號之時序圖。
該管路輸入控制單元300接收該管路輸入信號PINB，藉以當一信號的邏輯位準轉換時依序啟動N個管路控制信號。在本發明中，其例示啟動三個管路控制信號PINB<0:2>。
當該管路輸入信號PINB的邏輯位準在一週期中轉換成一低位準時，一第一管路控制信號PINB<0>啟動。然後，當該管路輸入信號PINB的邏輯位準在下一週期中轉換成該低位準時，一第二管路控制信號PINB<1>啟動。然後，當該管路輸入信號PINB的邏輯位準在下一週期中轉換成該低位準時，一第三管路控制信號PINB<2>啟動。
雖然在本發明中例示當該管路輸入信號PINB的邏輯位準轉換成該低位準時，該等管路控制信號PINB<0:2>啟動。但是，該等管路輸入信號PINB<0:2>亦可在當該管路輸入信號PINB的邏輯位準轉換成一高位準時啟動。
第8圖為根據一具體實施例的管路閂鎖器控制電路與使用該管路閂鎖器控制電路的半導體積體電路之時序圖。
請參考第8圖，該第一信號Read_com或該第二信號Read_dl是在每一預定時脈週期(m*tCK)處施加一讀取命令。
在此具體實施例中，其例示出該讀取命令是在每四個期(4*tCK)施加。
在此具體實施例中，每當該CAS等待時間CL為10時即輸出資料。
該管路閂鎖單元400的第一管路閂鎖器至第三管路閂鎖器之每一者具有12個週期(12*tCK)的資料儲存時間。因為該讀取命令是在每四個週期(4*tCK)處施加，且該管路閂鎖單元400包括該等三個管路閂鎖器，所以管路閂鎖單元400的第一管路閂鎖器至第三管路閂鎖器之每一者具有12個週期(12*tCK)的資料儲存時間。
當該第二信號Read_dl選擇為該管路輸入信號PINB時，該第二信號Read_dl相較於該第一信號Read_com延遲為一個週期(1*tCK)。
該輸入讀取命令控制單元100的控制信號ctrl基於當輸入該第一信號Read_com時的時間以控制該CAS等待時間CL。
如果該讀取命令控制單元100選擇該第二信號Read_dl，則每當該CAS等待時間為9時即由內部輸出資料。
因此，雖然該讀取命令控制單元100內部選擇該第二信號Read_dl，因此該讀取命令在該第二信號Read_dl相較於該第一信號Read_com延遲一個週期的狀態下施加，該輸入資料DATA_int依序從該第一CAS等待時間CL1輸出。
更具體而言，當該讀取命令控制單元100選擇該第二信號Read_dl時，如果輸入該第二信號Read_dl的第一讀取命令RD1，在經過該預定時間tA之後，輸入資料DATA_int儲存在該第一管路閂鎖器PIPE0中。如果輸入該第二信號Read_dl的第二讀取命令RD2，經過該預定時間tA之後，輸入資料DATA_int儲存在該第二管路閂鎖器PIPE1中。如果輸入該第二信號Read_dl的第三讀取命令RD3，經過該段預定時間tA之後，輸入資料DATA_int儲存在該第三管路閂鎖器PIPE3中。
儲存在該第一管路閂鎖器PIPE0中的輸入資料DATA_int的輸出在該第一CAS等待時間CL1之後開始，然後在輸出儲存在該第二管路閂鎖器PIPE1中的輸入資料DATA_int的一第二CAS等待時間CL2上完成。
當完成儲存在該第一管路閂鎖器PIPE0中的輸入資料DATA_int之輸出時，當一第四讀取命令RD4輸入之後經過該預定時間tA時，再次儲存輸入資料DATA_int在該第一管路閂鎖器PIPE0。
第9圖例示管路閂鎖單元400的另一具體實施例。
在第9圖中，該管路閂鎖單元400包括一第一管路閂鎖器PIPE0與一第二管路閂鎖器PIPE1。
該第一管路閂鎖器PIPE0回應一第一管路控制信號PINB<0>以儲存輸入資料DATA_int。該第二管路閂鎖器PIPE1回應一第二管路控制信號PINB<1>以儲存輸入資料DATA_int。
第10圖為根據另一具體實施例的一種管路閂鎖器控制電路與一種使用該管路閂鎖器控制電路的導體積體電路之時序圖。
在此具體實施例中，其例示於每四個週期(4*tCK)施加一讀取命令。
在此具體實施例中，每當該CAS等待時間CL為10時即輸出資料。
該管路閂鎖單元400的第一管路閂鎖器與第二管路閂鎖器之每一者具有8個週期(8*tCK)的資料儲存時間。因為該讀取命令於每四個週期(4*tCK)處施加，且該管路閂鎖單元400包括該等兩管路閂鎖器，所以該管路閂鎖單元400的第一管路閂鎖器與第二管路閂鎖器之每一者具有8個週期(8*tCK)的資料儲存時間。
當該第二信號Read_dl被選擇為該管路輸入信號PINB時，該第二信號Read_dl相較於該第一信號Read_com會延遲三個週期(3*tCK)。
該輸入讀取命令控制單元100的控制信號ctrl基於當輸入該第一信號Read_com時的時間以控制該CAS等待時間CL。
如果讀取命令控制單元100選擇該第二信號Read_dl，每當該CAS等待時間為7時即由內部輸出資料。
因此，雖然讀取命令控制單元100內部選擇該第二信號Read_dl，因此該讀取命令在該第二信號Read_dl相較於該第一信號Read_com延遲三個週期的狀態下施加，但該輸入資料DATA_int依序從由該第一CAS等待時間CL1輸出。
更具體而言，當假設讀取命令控制單元100選擇該第二信號Read_dl時，如果輸入該第二信號Read_dl之第一讀取命令RD1，在經過該預定時間tA之後，輸入資料DATA_int儲存在該第一管路閂鎖器PIPE0中。如果輸入該第二信號Read_dl的第二讀取命令RD2，經過該預定時間tA之後，輸入資料DATA_int儲存在該第二管路閂鎖器PIPE1中。
儲存在該第一管路閂鎖器PIPE0中的輸入資料DATA_int之輸出是在該第一CAS等待時間CL1之後開始，然後直到儲存在該第二管路閂鎖器PIPE1中的輸入資料DATA_int輸出之第二CAS等待時間CL2時才完成。
如果完成儲存在該第一管路閂鎖器PIPE0中的輸入資料DATA_int之輸出，當該第三讀取命令RD3輸入之後經過該預定時間tA時，再次儲存輸入資料DATA_int在該第一管路閂鎖器PIPE0中。
雖然以上已說明某些具體實施例，但本技術專業人士應瞭解，所述的具體實施例僅做為示例。因此，此處所述的電路並不受限於所述的具體實施例。而是此處所述的電路必須僅受限於配合以上說明及附屬圖式所依據的申請專利範圍。
100．．．讀取命令控制單元
110．．．移位器
111．．．移位器
120．．．選擇單元
200．．．管路控制信號產生單元
300．．．管路輸入控制單元
400．．．管路閂鎖單元
500．．．資料輸出單元
CL．．．CAS等待時間
CL1．．．第一CAS等待時間
CL2．．．第二CAS等待時間
CL3．．．第三CAS等待時間
CLK．．．內部時脈
CLK_do．．．輸出時脈
clk．．．時脈
cmd．．．命令
ctrl．．．控制信號
DATA_int．．．輸入資料
DQ．．．資料
ex_clk．．．時脈
PINB．．．管路輸入信號
PINB<0>．．．第一管路控制信號
PINB<1>．．．第二管路控制信號
PINB<2>．．．第三管路控制信號
PIPE0．．．第一管路閂鎖器
PIPE1．．．第二管路閂鎖器
PIPE2．．．第三管路閂鎖器
RD．．．讀取命令
RD1．．．第一讀取命令
RD2．．．第二讀取命令
RD3．．．第三讀取命令
RD4．．．第四讀取命令
RD5．．．第五讀取命令
Read．．．讀取信號
Read_com．．．第一信號
Read_dl．．．第二信號
tA．．．預定時間
特徵、態樣及具體實施例係配合該等附屬圖式說明，其中：
第1圖　為由習知的管路閂鎖器所輸出的資料之時序圖。
第2圖　例示根據一具體實施例的一種管路閂鎖器控制電路與一種使用該管路閂鎖器控制電路的半導體積體電路。
第3圖　為根據一具體實施例的一讀取信號與一管路控制信號之時序圖。
第4圖　例示根據一具體實施例的一讀取命令控制單元。
第5圖　例示該讀取命令控制單元的另一具體實施例。
第6圖　為根據一具體實施例的一讀取信號之時序圖。
第7圖　為根據一具體實施例之半導體積體電路的一管路控制信號之時序圖。
第8圖　為根據一具體實施例的管路閂鎖器控制電路與該使用該管路閂鎖器控制電路的半導體積體電路之時序圖。
第9圖　例示一管路閂鎖單元的另一具體實施例。
第10圖為根據另一具體實施例的一種管路閂鎖器控制電路與一種使用該管路閂鎖器控制電路的半導體積體電路之時序圖。
100．．．讀取命令控制單元
200．．．管路控制信號產生單元
300．．．管路輸入控制單元
400．．．管路閂鎖單元
500．．．資料輸出單元
CLK．．．內部時脈
CLK_do．．．輸出時脈
ctrl．．．控制信號
DATA_int．．．輸入資料
DQ．．．資料
PINB．．．管路輸入信號
PINB<0>．．．第一管路控制信號
PINB<1>．．．第二管路控制信號
PINB<2>．．．第三管路控制信號
PIPE0．．．第一管路閂鎖器
PIPE1．．．第二管路閂鎖器
PIPE2．．．第三管路閂鎖器
Read．．．讀取信號
Read_com．．．第一信號

权利要求:
Claims (20)
[1] 一種管路閂鎖器控制電路，其包括一讀取命令控制單元，其配置成回應一控制信號以接收一第一信號及產生一讀取信號，其中該讀取命令控制單元回應該控制信號以選擇該第一信號或根據一內部時脈以選擇藉由延遲該第一信號所取得的一第二信號，及產生所選擇的第一信號或第二信號以作為該讀取信號。
[2] 如申請專利範圍第1項所述之管路閂鎖器控制電路，其中該讀取命令控制單元包括：一移位器，其配置成回應該內部時脈以藉由延遲該第一信號產生該第二信號；及一選擇單元，其配置成回應該控制信號以選擇該第一信號或該第二信號，及輸出所選擇的第一信號或第二信號以作為該讀取信號。
[3] 如申請專利範圍第2項所述之管路閂鎖器控制電路，其中該移位器為一正反器。
[4] 如申請專利範圍第1項所述之管路閂鎖器控制電路，其中該讀取命令控制單元包括：一移位器，其配置成藉由延遲該第一信號以產生該第二信號；及一選擇單元，其配置成回應該控制信號以選擇該第一信號或該第二信號，及輸出所選定的第一信號或第二信號以作為該讀取信號。
[5] 如申請專利範圍第4項所述之管路閂鎖器控制電路，其中該移位器為一延遲元件。
[6] 如申請專利範圍第1項所述之管路閂鎖器控制電路，其中該控制信號為一模式暫存器設定或測試模式信號。
[7] 如申請專利範圍第1項所述之管路閂鎖器控制電路，其中該控制信號根據管路閂鎖器的數量來決定該第二信號的一延遲量。
[8] 如申請專利範圍第1項所述之管路閂鎖器控制電路，其中該控制信號基於該第一信號以控制一CAS等待時間。
[9] 一種半導體積體電路，其包括：一讀取命令控制單元，其配置成回應一控制信號以接收一第一信號及產生一讀取信號；一管路控制信號產生單元，其配置成回應該讀取信號以產生一管路輸入信號；一管路輸入控制單元，其配置成回應該管路輸入信號以產生一管路控制信號；一管路閂鎖單元，其配置成回應該管路控制信號以儲存資料；及一資料輸出單元，其配置成回應一輸出時脈以輸出該資料，其中該讀取命令控制單元回應該控制信號以選擇該第一信號或根據一內部時脈以選擇藉由延遲該第一信號所取得的一第二信號，及產生所選擇的第一信號或第二信號以作為該讀取信號。
[10] 如申請專利範圍第9項所述之半導體積體電路，其中該讀取命令控制單元包括：一移位器，其配置成回應該內部時脈以藉由延遲該第一信號而產生該第二信號；及一選擇單元，其配置成回應該控制信號以選擇該第一信號或該第二信號，及輸出所選擇的第一信號或第二信號作為該讀取信號。
[11] 如申請專利範圍第10項所述之半導體積體電路，其中該移位器為一正反器。
[12] 如申請專利範圍第9項所述之半導體積體電路，其中該讀取命令控制單元包括：一移位器，其配置成藉由延遲該第一信號以產生該第二信號；及一選擇單元，其配置成回應該控制信號以選擇該第一信號或該第二信號，及輸出所選擇的第一信號或第二信號作為該讀取信號。
[13] 如申請專利範圍第12項所述之半導體積體電路，其中該移位器為一延遲元件。
[14] 如申請專利範圍第9項所述之半導體積體電路，其中該控制信號為一模式暫存器設定或測試模式信號。
[15] 如申請專利範圍第9項所述之半導體積體電路，其中該控制信號根據管路閂鎖器的數量來決定該第二信號的一延遲量。
[16] 如申請專利範圍第9項所述之半導體積體電路，其中該控制信號基於該第一信號以控制一CAS等待時間。
[17] 如申請專利範圍第9項所述之半導體積體電路，其中該管路控制信號產生單元藉由使該讀取信號反相以產生該管路輸入信號。
[18] 如申請專利範圍第9項所述之半導體積體電路，其中該管路輸入控制單元回應該管路輸入信號以依序產生該管路控制信號。
[19] 如申請專利範圍第9項所述之半導體積體電路，其中該管路輸入控制單元根據該管路輸入信號之邏輯位準的轉換以產生該管路控制信號。
[20] 如申請專利範圍第9項所述之半導體積體電路，其中該管路閂鎖單元包括複數管路閂鎖器。

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JP2011060355A|2011-03-24|レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム

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JP2006228342A|2006-08-31|半導体記憶装置

---

KR20120004825A|2012-01-13|반도체 메모리 장치

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KR20110078096A|2011-07-07|반도체 메모리 장치 및 그 동작 방법

同族专利:

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公开号 | 公开日

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TWI536380B|2016-06-01|

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US8873306B2|2014-10-28|

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CN103137177B|2017-06-09|

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US20130135942A1|2013-05-30|

---

CN103137177A|2013-06-05|

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KR20130059911A|2013-06-07|

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KR101839892B1|2018-03-19|

引用文献:

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公开号 | 申请日 | 公开日 | 申请人 | 专利标题

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JP3703241B2|1997-01-28|2005-10-05|Ｎｅｃエレクトロニクス株式会社|半導体メモリ装置|

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KR100761394B1|2006-06-29|2007-09-27|주식회사 하이닉스반도체|반도체 메모리 장치|

---

KR100933813B1|2008-04-11|2009-12-24|주식회사 하이닉스반도체|반도체 메모리장치 및 이의 파이프입력 신호 생성방법|

---

KR100915832B1|2008-08-08|2009-09-07|주식회사 하이닉스반도체|반도체 메모리 장치의 리드 동작 제어 회로|

---

KR101008993B1|2009-03-30|2011-01-17|주식회사 하이닉스반도체|파이프래치 회로 및 이를 이용한 반도체 메모리 장치|

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KR101047000B1|2009-05-28|2011-07-06|주식회사 하이닉스반도체|모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치|

---

KR101046272B1|2010-01-29|2011-07-04|주식회사 하이닉스반도체|반도체 장치|

---

KR101075493B1|2010-02-26|2011-10-21|주식회사 하이닉스반도체|파이프 래치 회로와 그의 동작 방법|

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KR101215953B1|2011-01-26|2012-12-27|에스케이하이닉스 주식회사|버스트 오더 제어회로|KR20170077952A|2015-12-28|2017-07-07|에스케이하이닉스 주식회사|반도체 메모리 장치|

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US9865317B2|2016-04-26|2018-01-09|Micron Technology, Inc.|Methods and apparatuses including command delay adjustment circuit|

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US9997220B2|2016-08-22|2018-06-12|Micron Technology, Inc.|Apparatuses and methods for adjusting delay of command signal path|

---

KR20180126321A|2017-05-17|2018-11-27|에스케이하이닉스 주식회사|메모리 장치 및 그것의 동작 방법|

---

US10002667B1|2017-06-02|2018-06-19|SK Hynix Inc.|Memory device|

法律状态:
2019-03-01| MM4A| Annulment or lapse of patent due to non-payment of fees|

优先权:

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申请号 | 申请日 | 专利标题

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KR1020110126142A|KR101839892B1|2011-11-29|2011-11-29|파이프 래치 제어회로 및 이를 활용한 반도체 집적회로|

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